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    公开号:WO1992003825A1
    申请号:PCT/JP1991/001143
    申请日:1991-08-28
    公开日:1992-03-05
    发明作者:Takashi Kouketsu；Teruo Seki
    申请人:Fujitsu Limited；Fujitsu Vlsi Limited；
    IPC主号:G11C7-00
    专利说明:
    [0001] 明 細 書 初期設定回路および該回路を用いた半導体記憶装置 技術分野
    [0002] 本発明は、 半導体装置において各回路の動作状態を保持す るラ ツチ回路の電源投入時の初期状態を設定する回路に係り 特に、 半導体記憶装置においてア ドレス、 制御信号、 データ 等の情報を保持するラ ツ チ回路の電源投入時の初期状態を設 定する初期設定回路の改良に関する ものである。
    [0003] 例えば、 半導体記憶装置には各回路の動作状態を保持する ラ ツ チ回路が設けられているが、 そのラ ツ チ回路には通常、 電源投入時の初期状態を設定する初期設定回路が接続されて いる。 背景技術
    [0004] 従来の半導体記憶装置では、 例えば第 1 図の構成に示すよ う に、 外部からのア ド レス信号 AD D がア ドレス レジスタ 7 を 介 してロ ウデコーダ 8 およびコラムデコーダ 9 にそれぞれ口 ゥ ア ド レス信号 A D 1 およびコ ラムア ドレス信号 AD 2 と して入 力され、 それぞれのァ ド レス信号に基づく 各デコーダのデコ 一 ド信号によ り メ モ リ セルア レイ 1 内から当該ァ ド レスのメ モ リ セルが選択され、 その選択された メ モ リ セルに対しデ一 夕の読出 しあるいは書込みが行われるよ う になつている。
    [0005] こ の場合、 ア ド レス レ ジス タ 7 は、 チ ッ プ活性化用 レ ジス タ 4 からの活性化信号 CSを受けて、 ア ド レス信号 ADD の内部 回路への伝達を制御する。 この活性化信号 CSは、 例えば第 3 図の構成を参照する と、 外部から供給されるア クティ ブ · 口 一のチ ッ プ選択信号 CSX に基づきチ ッ プ活性化用 レジスタ 4 において生成される。 この場合、 チ ッ プ選択信号 CSX は、 2 段のイ ンバー 夕 31, 32 と ト ラ ンス フ ァ ゲ一 ト 33を介 して、 2 個のィ ンバ一タ 34, 35 が逆並列接続されて成るラ ツ チ回路 30 に入力され、 さ らに 2段のイ ンバータ 36， 37 を介して、 活性 化信号 CSと して出力される。 こ の構成では、 チ ッ プ選択信号 CSX が " H " レベルの時、 ラ ッ チ回路 30には " H " レベルの 信号が入力され、 該ラ ッチ回路 30からは " L " レベルの信号 が出力されるので、 活性化信号 CSは " L " レベルとなり、 ァ ドレス レジスタ 7 は非活性状態となる。 逆に、 チッ プ選択信 号 CSX 力く " L " レベルの時、 ラ ッ チ回路 30からは " H： レべ ルの信号が出力されるので、 活性化信号 CSは " H " レベルと な り、 ァ ドレス レジスタ 7 は活性化される。
    [0006] —方、 ラ ッチ回路 30の一方のィ ンバータ 34には後述の初期 設定回路 20a から電源電圧 V out が供給され （第 3 図参照） 他方のィ ンバ一タ 35には他の回路と同様に高電位の電源ライ ン （図示せず） から直接電源電圧 V ccが供給されている。 こ のよ う な半導体記憶装置への電源 （ V cc) 投入時には、 その 初期設定回路 20a の動作によ り、 イ ンバータ 35への電源電圧 V ccの供給よ り遅れてィ ンバ一夕 34に電源電圧 V out が供給 される。 そのため、 電源投入時にはラ ッ チ回路 30のイ ンバー タ 34の動作に先立つィ ンバ一夕 35の動作に起因 してラ ツチ回 路 30の入力端 Aの電位が " H " レベルとな り、 こ のイ ンバー タ 35の動作によ り イ ンバータ 34への電源供給後はラ ッ チ回路 30の出力信号は " H " レベルにラ ッ チされる。
    [0007] 第 2 図には上述した初期設定回路 20a の一構成例が示され る。
    [0008] 同図において、 C M 0 S イ ンバー夕 21 ( p チャ ネル ト ラ ン ジスタ TR3 および nチャネル ト ラ ンジスタ TR4)の入力端には nチ ヤ ネノレ ト ラ ン ジス タ TR1 の ソ ースが接続され、 該 ト ラ ン ジス夕の ドレイ ンおよびゲー ト は高電位の電源ライ ン V ccに 接続されている。 また、 イ ンバータ 21の入力端には p チ ヤ ネ ル ト ラ ンジスタ TR2 の ドレイ ンが接続され、 該 ト ラ ンジスタ の ソ ース は電源ラ イ ン V ccに接続され、 そのゲー ト はィ ンバ 一夕 21の出力端に接続されている。 さ らに、 イ ンバータ 21の 入力端と低電位の電源ラ イ ン V ssの間に抵抗器 Rが接続され ている。 一方、 イ ンバー夕 21の出力端は p チャ ネル ト ラ ンジ ス タ TR5 のゲー ト に出力され、 該 ト ラ ン ジスタの ソ ースは電 源ラ イ ン V ccに接続され、 その ド レイ ン は初期設定回路 20a の出力端 （出力電圧 V out)に接続されている。
    [0009] こ のよ う に構成された初期設定回路 20a に電源 （ V cc) を 投入する と、 イ ンバ一タ 21の入力端には、 電源電圧 V ccから ト ラ ンジスタ TR1 のス レ ツ シ ョ ル ドレベル （ V thN)だけ低下 した電圧が入力される。 次いで、 電源電圧 V ccの立ち上がり に伴い所定時間後に、 イ ンバ一タ 21は （ V cc— V thN)の レべ ルを " H " レベルと判定し、 " L " レベルの出力信号を ト ラ ンジス夕 TR5 に出力する。 これによ つて ト ラ ンジスタ TR5 は オ ン し、 出力端にほぼ電源電圧 V ccに等しい出力信号 V out が出力される。 また、 これと同時に ト ラ ンジスタ TR2 がオ ン し、 イ ンバータ 21の入力端の レベルを " H " レベルに保持す る。
    [0010] 従って、 この初期設定回路 20a は、 電源電圧 V ccの投入に 基づいてその投入時から上記ィ ンバ一夕 21の動作によ り所定 時間遅れて出力端に電源電圧 V ccよ り急峻に立ち上がる出力 信号 V out を出力 し、 このよう な動作によ り上記ラ ッ チ回路 30のィ ンバ一夕 34への電源の供給を若干遅らせている。
    [0011] しかしながら、 このよ う な構成の初期設定回路 20a では、 電源を投入して出力端からラ ッチ回路 30のィ ンバータ 34に電 圧 V out を供耠している状態 （つま り、 ト ラ ン ジス タ TR5 の ドレイ ンに接続される信号線がほぼ電源電圧 V c cの レベルに チ ャ ージされている状憨） で、 電源電圧 V ccの供給を寧断し た場合に問題が生じる。
    [0012] すなわち、 出力端に溜ま った電荷が抜けず、 その結果と し て、 出力端の電圧レベル （出力信号 V out の レベル） が中間 レベルに浮遊する こ とがある （第 8 図参照） 。 従って、 こ の 状態で各回路に電源電圧 V ccを再投入する と、 初期設定回路 20a の出力信号 V out の レベル （中間レベル） に起因 してラ ツチ回路 30のィ ンバータ 34および 35が同時に動作を開始し、 それによつて該ラ ッ チ回路 30の出力端 Bの電位が " H " レべ ルとなる こ とがある。 そのため、 データ書込み時あるいはデ 一夕読出 し時に誤動作が生じる という問題があった。 発明の開示
    [0013] 従って、 本発明の目的は、 電源電圧を遮断した場合にはそ の動作を確実に初期化して電源再投入時の誤動作を防止可能 とする初期設定回路を提供する こ と にある。
    [0014] この目的を達成するために、 本発明によれば、 半導体装置 におけるラ ツ チ回路の電源投入時の初期状態を設定する初期 設定回路であって、 電源投入に基づいて作動 し、 該電源電圧 が所定電圧になったこ とを検出する検出回路と、 該検出回路 から出力される検出信号に応答し、 前記初期設定回路の出力 信号の レベルを高電位の レベルにプルア ッ プし、 または低電 位の レベルにプルダウ ンする出力 レベル制御回路とを具備し 該出力 レベル制御回路で制御された出力信号を前記ラ ツ チ回 路の電源電圧と して供絵する こ とを特徴とする初期設定回路 が提供される。
    [0015] こ の構成によれば、 出力 レベル制御回路は、 電源電圧の投 入時にはその電源電圧の立ち上がり時点よ り遅れて初期設定 回路の出力信号の レベルを高電位の レベルに急峻にブルア ッ プする こ と ができ、 また、 電源電圧の遮断時には初期設定回 路の出力信号の レベルを低電位の レベルに急峻にプルダウ ン する こ とができ る。 従って、 電源電圧を遮断した場合にはラ ツ チ回路の動作を確実に初期化し、 電源を再投入 した場合に は誤動作を防止する こ とが可能となる。
    [0016] なお、 本発明の他の構成上の特徵および作用の詳細につい ては、 添付図面を参照しつつ以下に記述される実施例を用い て説明する。 図面の簡単な説明
    [0017] 第 1 図は本発明に係る半導体記憶装置の構成を示すブロ ッ ク図、
    [0018] 第 2 図は従来形の一例と しての初期設定回路の構成を示す 回路図、
    [0019] 第 3 図は第 1 図におけるチ ッ プ活性化用 レ ジス タ の構成を 示す回路図、
    [0020] 第 4 図は第 1 図における書込み活性化用 レ ジス タまたはデ 一夕 レ ジス タ の 1 ビッ ト分の構成を示す回路図、
    [0021] 第 5 図は第 1 図におけるア ド レス レ ジスタ の 1 ビッ ト分の 構成を示す回路図、
    [0022] 第 6 図は本発明の一実施例と しての初期設定回路の構成を 示す回路図、
    [0023] 第 7 図は第 6 図の回路の電源投入時の動作を説明するため の信号波形図、
    [0024] 第 8 図は第 6 図の回路の電源遮断時および電源再投入時の 動作を説明するための信号波形図、 そ して
    [0025] 第 9 図は本発明の他の実施例.と しての初期設定回路の構成 を示す回路図である。 発明を実施するための最良の形態
    [0026] 以下、 本発明を具体化した実施例について第 1 図および第 3 図〜第 8 図を参照しながら説明する。
    [0027] 第 1 図には本発明に係る半導体記憶装置の一実施例と して の構成が示される。 図示の装置は、 外部から非同期で入力されるデータ、 ア ド レス信号および各制御信号に対 して内部でク ロ ッ ク によ り 同 期をと つて所要のメ モ リ動作を行わせる形式の、 いわゆるセ ルフ · タ イ ム ド · ラ ンダム · ア ク セス · メ モ リ （Self- timed RAM)の構成を示している。
    [0028] 同図において、 1 はメ モ リ セルア レイ 、 2 は外部力、 らの ク 口 ッ ク信号 CLK に基づいて内部で使用する同期用 ク 口 ッ ク信 号 CKを発生する ク ロ ッ ク発生回路、 3 は制御レ ジス タを示 し 該制御レ ジスタ は、 外部から入力されるアクティ ブ · ロ ーの チ ッ プ選択信号 CSX をク 口 ッ ク信号 CKに応答して取り込み、 活性化信号 CSを発生するチ ッ プ活性化用 レ ジス タ 4 と、 同 じ く 外部から入力されるア クティ ブ ' ロ ーのライ ト イネーブル 信号 WEX をク ロ ッ ク信号 CKに応答 して取り込むと共に、 上記 活性化信号 CSによ り その活性化が制御される書込み活性化用 レジスタ 5 とを有している。 また、 6 は外部から入力される データ D 1 Nをク ロ ッ ク信号 CKに応答して取り込むと共に、 上 記活性化信号 CSによ り その活性化が制御されるデータ レ ジス タ、 7 は同 じ く 外部から入力されるア ド レス信号 ADD をク ロ ッ ク信号 CKに応答して取り込むと共に、 上記活性化信号 CSに よ り その活性化が制御される ア ド レス レ ジス タを示す。
    [0029] また、 8 はァ ド レス レ ジス タ 7 から出力される ロ ウァ ド レ ス信号 AD1 をデコ ー ド してメ モ リ セルア レイ 1 内のいずれか のワー ド線 （図示せず） を選択する ロウデコーダ、 9 はア ド レ ス レ ジス タ 7 から出力される コ ラ ムァ ド レス信号 AD2 をデ コ ー ド してメ モ リ セルア レイ 1 内のいずれかの ビ ッ ト線すな わちコラム線 （図示せず） を選択するコラムデコーダ、 10は レジスタ 4 からの活性化信号 C Sと レジスタ 5 からのライ トイ ネーブル信号に基づき ク ロ ッ ク信号 CKに応答して書込み信号 を発生する回路、 1 1は発生された書込み信号の論理レベルに 応じてデータ レジスタ 6 の出力の通過または遮断を制御する ト ライ ステー トバ ッ フ ァ 、 12はコラムデコーダ 9 で選択され たコ ラ ム線をデータ線 （ ト ライステー トバ ッ フ ァ の出力線お よび出力 レジスタ 13の入力線） に接続するコラムゲー ト、 そ して、 13はコラムゲー ト 12を通して出力されるデータを書込 み信号と ク ロ ッ ク信号 C Kに応答して外部に出力 （ D 0 U T ) す る出力 レ ジス タを示す。
    [0030] 第 3 図にはチ ッ プ活性化用 レジスタ 4 の回路構成が示され る。
    [0031] 図示の回路は、 外部からのチ ッ プ選択信号 CS X に応答する ィ ン ノく一夕 3 1と、 該ィ ンバー夕の出力に応答するィ ン ノ '一夕 32と、 n チ ャ ネル ト ラ ン ジスタ QNと p チ ャ ネル ト ラ ン ジスタ Q Pが並列接続されて構成され、 ク ロ ッ ク信号 CKまたはその反 転信号 CK X に応答してィ ンバータ 32の出力の伝達または遮断 を制御する ト ラ ンスフ ァゲ一ト 33と、 2個のイ ンノく一夕 34お よび 35が逆並列接続されて成るラ ッ チ回路 30と、 該ラ ッ チ回 路のィ ンバータ 34に電源電圧 V o u t を供給する初期設定回路 20と、 ラ ッチ回路 30の出力に応答するイ ンバータ 36と、 該ィ ンバー夕 の出力に応答して活性化信号 C Sを生成するイ ンバー 夕 37とを有している。
    [0032] 第 4 図には書込み活性化用 レジスタ 5 (またはデータ レジ ス タ 6 の 1 ビッ 卜分） の回路構成が示される。
    [0033] 図示の回路は、 外部からのライ ト イネーブル信号 WEX (また はデー タ D ) に応答する イ ンバー夕 41と 、 該イ ンバー 夕 の出 力 に応答する ィ ンバー タ 42と 、 n チ ャ ネル ト ラ ン ジス タ QNと p チ ャ ネル ト ラ ン ジス タ QPが並列接続されて構成さ れ、 ク ロ ッ ク信号 CKまたはその反転信号 CKX に応答 してィ ンバータ 42 の出力の伝達または遮断を制御する ト ラ ン スフ ァゲ一 ト 43と - 2個のィ ンバータ 44および 45が逆並列接続されて成るラ ッ チ 回 ½ 、 該ラ ッ チ回路の出力に応答するイ ンバータ 46と、 該ィ ンバー 夕 の出力および活性化信号 CSに応答する ナ ン ドゲ 一 卜 47と、 該ナ ン ドゲー トの出力に応答してライ ト イネーブ ル信号 WEX (またはデータ D ) を出力するィ ンバータ 48とを有 している。
    [0034] 第 5 図に はァ ド レス レ ジス タ 7 の 1 ビ ッ ト分の回路構成が 示される。
    [0035] 図示の回路は、 外部からのア ド レス信号の各ビッ ト A i に 応答するィ ンバータ 51と、 該ィ ンバー夕 の出力に応答するィ ンバー タ 52と 、 n チ ヤ ネノレ ト ラ ン ジス タ QNと p チ ャ ネ ル ト ラ ンジス夕 QPが並列接統されて構成され、 ク 口 ッ ク信号 CKまた はその反転信号 CKX に応答 してイ ンバー夕 52の出力の伝達ま たは遮断を制御する ト ラ ンスフ ァ ゲ一 ト 53と、 2個のィ ン ノ < 一夕 54および 55が逆並列接続されて成るラ ッ チ回路 40と、 該 ラ ツ チ回路の出力に応答するィ ンバータ 56と、 該ィ ンバ一夕 の出力および活性化信号 C Sに応答するナン ドゲ一 ト 57と、 同 じ く ィ ンバ一タ 56の出力および活性化信号 CSに応答 して反転 されたア ド レス ビッ ト AXを出力するナン ドゲー ト 58と、 ナン ドゲ一 ト 57の出力に応答してア ド レス ビッ ト Aを出力するィ ンバータ 59とを有している。
    [0036] 第 6 図には本発明の特徵をなす初期設定回路 20 (第 3 図参 照） の回路構成が示される。
    [0037] 同図に示すよ う に、 本実施例の初期設定回路 20は、 前述し た従来形 （第 2 図参照） の初期設定回路 20 a における p チ ヤ ネル ト ラ ン ジス タ TR5 に、 該 ト ラ ン ジス タ TR5 の ド レイ ン と 電源ライ ン V s sの間に接続され且つィ ンバータ 21の出力信号 V I に応答する n チ ャ ネル ト ラ ンジスタ TR6 を接続して C M 0 S イ ンバ一タ 22を構成し、 このイ ンバー タ 22の出力 V o u t をラ ッ チ回路 30の一方のィ ンバータ 34の電源電圧と して供給 している。
    [0038] この構成では、 n チ ャ ネル ト ラ ン ジスタ TR 1 をェンハ ンス メ ン ト型と して使用する こ とで基板バイ アス効果を利用 して お り 、 本実施例では、 ト ラ ン ジス タ TR1 のス レ ツ シ ョ ル ド レ ベル （約 1. 5 〜 2 V ) をイ ンバー歹 2.1の p チ ャ ネル ト ラ ン ジ スタ TR3 のス レ ツ シ ョ ノレ ド レベル （約 1 V前後） よ り も高く 設定している。 また、 抵抗器 Rについては数 Μ Ω程度の極め て高い抵抗値に設定している。
    [0039] 第 7 図には第 6 図の初期設定回路 20の電源投入時の各部の 信号波形が示される。
    [0040] 本実施例の初期設定回路 20の出力端 （出力信号 V o u t )を前 記従来例と同様にラ ツチ回路 30の一方のィ ンバ一タ 34に接続 し、 初期設定回路 20とラ ッチ回路 30に電源電圧 V c cを印加 し た場合を考える。
    [0041] 電源電圧 V ccの電圧レベルが一定レベルを越える と、 ト ラ ン ジス タ TR1 を介してィ ンバ一夕 21の nチ ャ ネル ト ラ ン ジス タ TR4 のゲー ト電位 （電圧 V 0)がそのス レ ツ シ ョ ル ド レベル 以上とな り、 該 ト ラ ンジスタ TR4 がオ ン し、 イ ンノ '一夕 21の 出力信号 V I が レベルに移行する。 次いで、 こ の出力 信号 V 1 によ り イ ンバー タ 22の p チ ャ ネル ト ラ ン ジス タ TR5 がオ ン し、 該イ ンバ一タ 22の出力信号 V out は電源電圧 V cc の レベルまで急激に立ち上がり、 その出力信号 V out がラ ッ チ回路 30のィ ンバータ 34に電源電圧と して供給される。
    [0042] また、 ラ ッチ回路 30では、 電源電圧 V ccの投入に伴いイ ン バ一夕 35が動作するため、 ラ ッ チ回路 30の入力端 Aの レベル が " H " レベルすなわち電源電圧 V ccと と もに上昇し、 こ の 状態がラ ッ チされる。 従って、 電源電圧 V ccの投入時は前記 従来例と同様に動作する。
    [0043] 第 8 図には第 6 図の初期設定回路 20の電源遮断時および電 源再投入時の各部の信号波形が示される。
    [0044] 初期設定回路 20と ラ ッ チ回路 30への電源電圧 V ccの供給を 遮断する と、 電源電圧 V ccの低下に伴い、 ト ラ ン ジス タ TR1 の ソ ース電位 （電圧 V 0)および出力信号 V out の電位も それ に応じて徐々 に低下する。 電源電圧 V ccが所定の レベル （ィ ン ノぺ '一夕 22の p チ ヤ ネノレ ト ラ ン ジス タ TR5 のス レ ツ シ ョ ノレ ド レベル） まで低下する と、 出力信号 V out は以降その レベル を保持する。 また、 イ ンバータ 21の入力電圧 （電圧 V0)につ いては、 抵抗器 Rにおける電圧降下に応じた電位で徐々 に低 下する。
    [0045] 電源電圧 V ccが上記所定の レベルに低下した後で電源を再 投入する と、 ト ラ ン ジスタ TR3 のス レ ツ シ ョ ノレ ド レベルの方 力 ト ラ ン ジス タ TR1 のス レ ツ シ ョ ル ド レべノレよ り も / Jヽさ いの で、 ト ラ ン ジスタ TR3 の方が先にオ ン し、 それによ つ てイ ン バ ータ 21の出力信号 V 1 が電源電圧 V ccの レベルまで上昇し、 これに基づいてィ ン ノく '一 夕 22の nチヤ ネゾレ ト ラ ン ジスタ TR6 がオ ンし、 出力信号 V out は " L " レベルに低下する。
    [0046] この時、 前記従来例では同図に破線で示すよ う に出力信号 V out が " L " レベルまで完全に低下する こ とな く 中間 レべ ルで浮遊していたが、 本実施例の構成によれば、 出力端 （出 力信号 V out)に溜ま った電荷はィ ンバー夕 22の nチ ャ ネル ト ラ ン ジス夕 TR6 のオ ン動作によ り 電源ラ イ ン V s s側にひき抜 かれ、 それによつて出力信号 V out は確実に " L " レベルと なる。
    [0047] このよ う に本実施例による初期設定回路 20の構成では、 電 源投入時にはラ ツチ回路 30のィ ン ータ 34への電源供給を遅 らせて該ラ ッチ回路の初期出力信号を確実に " L " レベルと し、 電源遮断時にはィ ンバータ 22 ( nチャ ネル ト ラ ンジスタ TR6)の動作によ り 出力信号 V out を確実に " L " レベルまで 低下させて電源再投入時のラ ッチ回路 30からの誤信号の出力 等を確実に防止する こ とができ る。
    [0048] なお、 本実施例では電源電圧 V ccをいつたん遮断した後で 再投入した時に出力信号 V out の レベルを " L " レベルに低 下させるよ う に しているが、 これは、 以下の理由による。 つま り 、 イ ンバー タ 22の n チ ヤ ネノレ ト ラ ン ジス タ TR 6 をォ ンさせて出力信号 V o u t の レベルを " L " レベルに低下させ る タ イ ミ ングは、 一見する と、 電源遮断時に設定してもよい よ う に思われる。 しかしながら、 出力信号 （ V o u t )ラ イ ンの 容量等を考慮して、 該ライ ン上の電荷をひき抜 く ための抵抗 器等の素子を適宜付加する必要があ り、 また回路条件によ つ てはその付加素子の値をいちいち変えなければな らないので その対応が煩雑となる欠点がある。
    [0049] しかし本実施例では、 n チ ャ ネル ト ラ ンジスタ T R 6 を付加 するだけで、 所期の目的を容易に達成する こ とができ る。
    [0050] また、 上述した実施例では初期設定回路 20をチ ッ プ活性化 用 レジスタ 4 内のラ ツ チ回路 30に対 してのみ設けた場合につ いて説明 したが、 このよ う な初期設定回路は、 書込み活性化 用 レジスタ 5 、 データ レジスタ 6 またはァ ドレス レジスタ 7 に対 して設けてもよいこ とはもちろんである。
    [0051] さ らに、 上述 した実施例では電源投入に基づいて電源電圧 V c cから所定の レベルだけ低下させた電圧 V 0 を出力する素 子と して n チャネル ト ラ ンジスタ TR 1 を用いたが、 これは、 例えば第 9 図に示されるよ う に p チャ ネル ト ラ ンジスタ T R 1 ' に置き換えてもよ く 、 この場合に も同等の効果が期待される こ と は明らかであろ う。 また、 上述した実施例では初期設定 回路がセルフ · タ イ ム ド · ラ ンダム * ア クセス . メ モ リ に適 用された場合について説明 したが、 本発明の初期設定回路は. それに限定されず、 例えば入力段にラ ツ チ回路を持つ半導体 回路にも同様に適用され得る こ と はもちろんである。
    权利要求:
    Claims 請 求 の 範 囲
    1 . 半導体装置におけるラ ッ チ回路（30)の電源投入時の初 期状態を設定する初期設定回路（20)であつて、
    電源投入に基づいて作動し、 該電源電圧 （ V cc) が所定電 圧になったこ とを検出する検出回路（TR1, TR2, R , 21)と、
    該検出回路から出力される検出信号 （ V I)に応答し、 前記 初期設定回路の出力信号 （ V out)の レベルを高電位の レベル にプルア ッ プし、 または低電位の レベルにプルダウ ンする出 力 レベル制御回路（22)とを具備し、
    該出力 レベル制御回路で制御された出力信号を前記ラ ツ チ 回路の電源電圧と して供給する こ とを特徴とする初期設定回 路。
    2 . 前記検出回路は、 前記電源投入に基づいて作動し、 該 電源電圧 （ V cc) から所定のス レ ツ シ ョ ノレ ドレベルだけ低下 させた電圧 （ V 0)を出力する半導体素子（TR1) と、 前記電源 電圧の供給を受け、 該半導体素子の出力電圧に応答するイ ン ノ 一タ （21)と、 該イ ンバー夕 のス レ ツ シ ョ ノレ ド レベルに対す る電源投入後の前記半導体素子の出力電圧の大小の状態を保 持する電圧保持回路（TR2, R )とを有する こ とを特徵とする請 求項 1 に記載の初期設定回路。
    3 . 前記出力 レベル制御回路（22)は、 高電位の電源ライ ン ( V cc) と低電位の電源ライ ン （V ss) の間に接続された！） チ ャ ネル ト ラ ン ジスタ （TR5) および nチ ャ ネル ト ラ ンジス タ (TR6) を有する第 1 の C M O S ィ ンバータ （22)で構成されて いる こ とを特徴とする請求項 2 に記載の初期設定回路。
    4 . 前記半導体素子の出力電圧に応答するイ ンバータ は、 高電位の電源ラ イ ン （ V cc) と低電位の電源ラ イ ン （ V ss) の間に接続された P チ ャ ネル ト ラ ン ジスタ （TR3) および nチ ャ ネル ト ラ ン ジス タ （TR4) を有する第 2 の C M O S ィ ンバー 夕 （21)である こ とを特徴とする請求項 3 に記載の初期設定回 路。
    5 . 前記半導体素子はェ ンハンスメ ン ト型 nチ ャ ネル ト ラ ン ジス タ （TR1) であ り 、 該 ト ラ ン ジス タ のゲー ト はその ド レ ィ ンに接続されている こ とを特徵とする請求項 4 に記載の初 期設定回路。
    6 . 前記半導体素子は p チ ャ ネル ト ラ ン ジス タであり、 該 ト ラ ン ジス タのゲー ト はその ド レイ ンに接続されてい る こ と を特徵とする請求項 4 に記載の初期設定回路。 .
    7 . 前記エ ンハ ンス メ ン ト型 nチ ャ ネル ト ラ ン ジス タ （TR1) のス レ ツ シ ョ ル ド レベルは、 前記第 2 の C M 0 S イ ンバー 夕 の p チ ヤ ネノレ ト ラ ン ジス タ （TR3) のス レ ツ シ ョ ル ド レべノレよ り も高く 設定されている こ とを特徵とする請求項 5 に記載の 初期設定回路。
    8 . 前記電圧保持回路は、 前記高電位の電源ラ イ ン （ V cc) と前記第 2 の C M O S イ ンバー夕の入力端の間に接続された p チ ャ ネル ト ラ ン ジス タ （TR2) と 、 該第 2 の C M O S イ ンバ —夕の入力端と前記低電位の電源ライ ン （ V ss) の間に接続 された抵抗器 （ R ) とを有 し、 該 pチ ャ ネル ト ラ ンジスタ力く 該第 2 の C M 0 S ィ ンバータの出力電圧の レベルに応答 して オ ン . オフする こ とによ り該第 2 の C M O Sィ ンバー夕の入 力電圧の レベルを保持する こ とを特徵とする請求項 7 に記載 の初期設定回路。
    9. メ モ リ セルア レイ （ 1 ) と、
    内部の各回路の動作を同期させるためのク 口 ッ ク信号（CK) を発生する回路 （ 2 ) と、
    外部からのァ ドレス信号、 データおよび制御信号を前記ク 口 ッ ク信号に応答して取り込むと共に、 その取り込んだ状態 を保持するラ ッチ手段（30)と、 該ラ ッチ手段の電源投入時の 初期状態を設定する初期設定回路（20)を有する レジスタ手段 ( 4 ~ 7 ) と、
    該レ ジス タ手段を通して入力されるア ド レス信号、 データ および制御信号に基づいて前記メ モ リ セルァ レイへのメ モ リ アクセスな らびにデータの読み出 しおよび書き込みを制御す る周辺回路 （ 8〜； 13) とを具備し、
    前記初期設定回路は、
    電源投入に基づいて作動 し、 該電源電圧 （V cc) が所定 電圧になったこ とを検出する検出回路（TR1, TR2, R .21)と、 該検出回路から出力される検出信号 （V I)に応答し、 前 記初期設定回路の出力信号 （ Vout)の レベルを高電位の レべ ルにプルアッ プし、 または低電位の レベルにプルダウ ンする 出力 レベル制御回路（22)とを有し、
    該出力 レベル制御回路で制御された出力信号を前記ラ ッ チ回路の電源電圧と して供耠する こ とを特徴とする半導体記 憶装置。
    10. 前記検出回路は、 前記電源投入に基づいて作動 し、 該 電源電圧 （ V cc) から所定のス レ ツ シ ョ ル ドレベルだけ低下 させた電圧 （ V 0)を出力する半導体素子（TR1) と、 前記電源 電圧の供給を受け、 該半導体素子の出力電圧に応答するイ ン バ一 タ （21)と 、 該イ ンノ ー タ の ス レ ツ シ ョ ゾレ ド レべノレに対す る電源投入後の前記半導体素子の出力電圧の大小の状態を保 持する電圧保持回路（TR2, R )とを有する こ とを特徴とする請 求項 9 に記載の半導体記憶装置。
    11. 前記レ ジス タ手段は、 前記外部からのア ド レス信号、 データおよび制御信号のそれぞれに対応して設けられた複数 の レ ジスタ （ 4 〜 了 ） を有 し、 該複数の レジスタの各個はそ れぞれ前記ラ ッ チ手段を有し、 該複数の レ ジス タ の少な く と も 1 個は前記初期設定回路を有する こ とを特徴とする請求項 10に記載の半導体記憶装置。
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